امتیاز موضوع:
  • 2 رأی - میانگین امتیازات: 5
  • 1
  • 2
  • 3
  • 4
  • 5
مثال های FPGA درس معماری کامپیوتر
نویسنده پیام
aka.ReZa آفلاین
حسین باقری
*****

ارسال‌ها: 1,433
موضوع‌ها: 21
تاریخ عضویت: مرداد ۱۳۹۱

تشکرها : 4885
( 4482 تشکر در 1434 ارسال )
ارسال: #1
مثال های FPGA درس معماری کامپیوتر
سلام.

خیلی وقته قسمت FPGA خوابیده، تصمیم گرفتم که با یک سری مثال ها از VHDL دوباره این قسمت رو زنده کنم.

چون این ترم آزمایشگاه معماری داشتم (سیستم های دیجیتال 2 یا همون معماری کامپیوتر)، یک سری مثال  رو اینجا قرار میدم که به درد دوستانی که این درس دارن بخوره.

حالا قول نمیدم ولی اگه فرصت شد کد verilog همین مثال هارو هم سعی میکنم که بنویسیم(البته هنوز verilog رو یاد نگرفتم).



مثال شماره 1: دیکودر 2 به 4 با VHDL
مثال شماره 4: فلیپ فلاپ JK با VHDL
مثال شماره 5: فیلپ فلاپ T با VHDL
مثال شماره 7:

منابع:
1.

موفق باشید. قلب
(آخرین ویرایش در این ارسال: ۲۶-بهمن-۱۳۹۷, ۱۱:۴۱:۴۵، توسط aka.ReZa.)
۰۵-دى-۱۳۹۷, ۱۰:۵۶:۰۵
وب سایت ارسال‌ها
پاسخ
تشکر شده توسط : hadikh73, babyy, 1نفر, lord_viper, alimogmov, omid_phoenix, helma, salehjg
aka.ReZa آفلاین
حسین باقری
*****

ارسال‌ها: 1,433
موضوع‌ها: 21
تاریخ عضویت: مرداد ۱۳۹۱

تشکرها : 4885
( 4482 تشکر در 1434 ارسال )
ارسال: #2
Dec2To4
دیکودر 2 به 4 با VHDL

کد:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Dec2to4 is
   Port ( input : in  STD_LOGIC_VECTOR (1 downto 0);
          Output : out  STD_LOGIC_VECTOR (3 downto 0));
end Dec2to4;

architecture Behavioral of Dec2to4 is

begin

output <= "0001" when input="00" else
             "0010" when input="01" else
             "0100" when input="10" else
             "1000" when input="11";

end Behavioral;

نتیجه شبیه ساز:
   


فایل‌(های) پیوست شده
.zip   Dec2to4.zip (اندازه: 1.66 MB / تعداد دفعات دریافت: 5)
۱۱-دى-۱۳۹۷, ۰۶:۴۱:۰۳
وب سایت ارسال‌ها
پاسخ
تشکر شده توسط : omid_phoenix, 1نفر, babyy, hadikh73, alimogmov, salehjg
aka.ReZa آفلاین
حسین باقری
*****

ارسال‌ها: 1,433
موضوع‌ها: 21
تاریخ عضویت: مرداد ۱۳۹۱

تشکرها : 4885
( 4482 تشکر در 1434 ارسال )
ارسال: #3
Mux4To1
مالتی پلکسر 4 به 1 با VHDL

کد:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;


entity Mux4to1 is
   Port (     input  : in std_logic_vector (3 downto 0);
                s          : in  STD_LOGIC_VECTOR (1 downto 0);
                output : out  STD_LOGIC);
end Mux4to1;

architecture Behavioral of Mux4to1 is
begin
    output <= input(0) when S="00" else
                 input(1) when S="01" else
                 input(2) when S="10" else
                 input(3) when S="11";
end Behavioral;

شبیه ساز:
   


فایل‌(های) پیوست شده
.zip   Mux4to1.zip (اندازه: 702.13 KB / تعداد دفعات دریافت: 1)
۱۸-دى-۱۳۹۷, ۱۴:۳۰:۵۳
وب سایت ارسال‌ها
پاسخ
تشکر شده توسط : 1نفر, babyy, hadikh73, omid_phoenix, helma, alimogmov, salehjg
aka.ReZa آفلاین
حسین باقری
*****

ارسال‌ها: 1,433
موضوع‌ها: 21
تاریخ عضویت: مرداد ۱۳۹۱

تشکرها : 4885
( 4482 تشکر در 1434 ارسال )
ارسال: #4
Dflipflop
فلیپ فلاپ D با ریست سنکرون با VHDL 

کد:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Dflipflop is
   Port ( D     : in  STD_LOGIC;
          clk : in  STD_LOGIC;
              rst : in std_logic;
          Q     : out  STD_LOGIC);
end Dflipflop;

architecture Behavioral of Dflipflop is
begin

    process(clk)
    begin
        
        if(clk' event and clk='1') then
            
            if(rst='1') then
                q <= d;
            else
                q <= '0';
            end if;
            
        end if;

    end process;
    
end Behavioral;

شبیه ساز:
   


فایل‌(های) پیوست شده
.zip   Dflipflop.zip (اندازه: 538.1 KB / تعداد دفعات دریافت: 1)
(آخرین ویرایش در این ارسال: ۰۸-بهمن-۱۳۹۷, ۱۱:۲۳:۱۳، توسط aka.ReZa.)
۲۶-دى-۱۳۹۷, ۱۱:۵۷:۳۵
وب سایت ارسال‌ها
پاسخ
تشکر شده توسط : hadikh73, 1نفر, babyy, alimogmov, salehjg, omid_phoenix
aka.ReZa آفلاین
حسین باقری
*****

ارسال‌ها: 1,433
موضوع‌ها: 21
تاریخ عضویت: مرداد ۱۳۹۱

تشکرها : 4885
( 4482 تشکر در 1434 ارسال )
ارسال: #5
JKFlipFlop
فیلپ فلاپ JK با VHDL


کد:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity JKflipflop is
   Port ( J : in  STD_LOGIC;
          K : in  STD_LOGIC;
          clk : in  STD_LOGIC;
          Q : out  STD_LOGIC);
end JKflipflop;

architecture Behavioral of JKflipflop is
signal temp : std_logic;
begin
    process(clk)
    begin
        if(clk' event and clk='1') then
            if(J='0' and K='0') then
                temp <= temp;
            elsif(J='0' and K='1') then
                temp <='0';
            elsif(J='1' and K='0') then
                temp <='1';
            else
                temp <= temp;
            end if;
        end if;
    end process;
    Q <= temp;
end Behavioral;


شبیه ساز:    


فایل‌(های) پیوست شده
.zip   JKflipflop.zip (اندازه: 4.58 MB / تعداد دفعات دریافت: 1)
(آخرین ویرایش در این ارسال: ۰۸-بهمن-۱۳۹۷, ۱۱:۲۳:۰۵، توسط aka.ReZa.)
۰۸-بهمن-۱۳۹۷, ۱۱:۲۱:۴۳
وب سایت ارسال‌ها
پاسخ
تشکر شده توسط : hadikh73, 1نفر, salehjg, omid_phoenix, alimogmov
aka.ReZa آفلاین
حسین باقری
*****

ارسال‌ها: 1,433
موضوع‌ها: 21
تاریخ عضویت: مرداد ۱۳۹۱

تشکرها : 4885
( 4482 تشکر در 1434 ارسال )
ارسال: #6
TFlipFlop
فلیپ فلاپ T با ریست سنکرون با VHDL

کد:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Tflipflop is
   Port ( T : in  STD_LOGIC;
          clk : in  STD_LOGIC;
          RST : in  STD_LOGIC;
          Q : out  STD_LOGIC);
end Tflipflop;

architecture Behavioral of Tflipflop is
signal temp : std_logic:='0';
begin
    process(clk,RST)
    begin
        if(clk' event and clk = '1')then
            if(RST = '0') then
                temp <= '0';
            else
                if(T = '1') then
                    temp <= not(temp);
                else
                    temp <= temp;
                end if;
            end if;
        end if;
    end process;
Q <= temp;
end Behavioral;

شبیه ساز:    


فایل‌(های) پیوست شده
.zip   Tflipflop.zip (اندازه: 3.86 MB / تعداد دفعات دریافت: 1)
۱۳-بهمن-۱۳۹۷, ۲۱:۴۸:۴۳
وب سایت ارسال‌ها
پاسخ
تشکر شده توسط : 1نفر, hadikh73, omid_phoenix
aka.ReZa آفلاین
حسین باقری
*****

ارسال‌ها: 1,433
موضوع‌ها: 21
تاریخ عضویت: مرداد ۱۳۹۱

تشکرها : 4885
( 4482 تشکر در 1434 ارسال )
ارسال: #7
Full Adder
پیاده سازی تمام جمع کننده Full Adder با VHDL

کد:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity FA is
    Port ( Cin : in  STD_LOGIC;
           Cout : out  STD_LOGIC;
           Sum : out  STD_LOGIC;
           A : in  STD_LOGIC;
           B : in  STD_LOGIC);
end FA;

architecture Behavioral of FA is
begin
    Sum  <= A xor B xor Cin;
    Cout <= ((A xor B) and Cin) or (A and B);
end Behavioral;;

شبیه ساز:    


فایل‌(های) پیوست شده
.zip   FA.zip (اندازه: 748.08 KB / تعداد دفعات دریافت: 1)
۲۶-بهمن-۱۳۹۷, ۱۱:۴۱:۱۷
وب سایت ارسال‌ها
پاسخ
تشکر شده توسط : 1نفر, omid_phoenix


موضوعات مرتبط با این موضوع...
موضوع نویسنده پاسخ بازدید آخرین ارسال
  پروژه های FPGA 1nafar 2 9,112 ۲۰-خرداد-۱۳۹۵, ۱۱:۰۸:۱۰
آخرین ارسال: mahdiakbari000
Shy [آموزشی] بورد آموزشی fpga (اسپارتان 6)همراه با آموزش های کامل فارسی firetooth 4 4,788 ۲۶-مرداد-۱۳۹۴, ۱۰:۵۶:۴۸
آخرین ارسال: firetooth
  دریافت کتب آموزشی FPGA WhiteNoise 20 35,250 ۲۰-مرداد-۱۳۹۴, ۰۰:۵۴:۰۹
آخرین ارسال: salehjg
  اتصال usb به fpga salmon 4 3,241 ۰۸-فروردین-۱۳۹۴, ۲۲:۴۲:۳۹
آخرین ارسال: salmon
  سوال در مورد پیاده سازی fpga khoshchehre13 1 1,498 ۰۶-اسفند-۱۳۹۳, ۲۰:۵۵:۳۴
آخرین ارسال: khoshchehre13
  نرم افزار هاي FPGA sharin 1 4,276 ۰۲-آذر-۱۳۹۲, ۲۳:۱۲:۲۵
آخرین ارسال: microoo
  FPGA به چه دردي مي خوره؟ ha_60 57 39,069 ۲۸-شهریور-۱۳۹۲, ۲۳:۲۵:۲۷
آخرین ارسال: saeed_a_1990
  [سوال] fpga advantage?? farshad1195 1 2,122 ۲۵-اردیبهشت-۱۳۹۲, ۰۰:۵۸:۰۹
آخرین ارسال: sharin
  بازار کار FPGA the_fallen 7 10,333 ۲۳-بهمن-۱۳۹۱, ۱۴:۵۸:۱۲
آخرین ارسال: abbasalifix
  آشنايي كلي با fpga 1214 3 7,072 ۱۷-آذر-۱۳۹۱, ۲۳:۴۳:۰۴
آخرین ارسال: rezapoor

پرش به انجمن:


کاربرانِ درحال بازدید از این موضوع: 1 مهمان

صفحه‌ی تماس | IranVig | بازگشت به بالا | | بایگانی | پیوند سایتی RSS